底部導体の上に形成された選択的に製造されたカーボンナノチューブ可逆抵抗切替素子を使用するメモリセルおよびそれを製造する方法

专利摘要:
ある態様において、メモリセルを製造する方法が提供され、この方法は、（１）基板上に第１の導体を製造することと、（２）第１の導体上にカーボンナノチューブ（ＣＮＴ）材料を選択的に製造することと、（３）ＣＮＴ材料上にダイオードを製造することと、（４）ダイオード上に第２の導体を製造することとを含む。他の多数の態様が提供される。
公开号:JP2011508979A
申请号:JP2010540946
申请日:2008-12-30
公开日:2011-03-17
发明作者:クラーク，マーク；シュリッカー，エイプリル；ハーナー，ブラッド
申请人:サンディスク スリーディー，エルエルシー；
IPC主号:H01L27-10

专利说明:

[0001] 本発明は、不揮発性メモリに関し、特に底部導体の上に形成された選択的に製造されたカーボンナノチューブ（ＣＮＴ）可逆抵抗切替素子を使用するメモリセルおよびそれを形成する方法に関する。]
背景技術

[0002] 本願は、２００７年１２月３１日に出願された「MEMORY CELLTHATEMPLOYS A SELECTIVELYFABRICATED CARBON NANO-TUBE REVERSIBLE RESISTANCE-SWITCHING ELEMENTFORMEDOVER A BOTTOM CONDUCTOR AND METHODS OF FORMING THESAME 」という米国特許出願第１１／９６８，１５６号（代理人整理番号：ＭＸＤ−３５１）（特許文献１）からの優先権を主張し、その全体が本願明細書において参照により援用されている。]
[0003] 関連出願との相互参照
本願は、２００７年１２月３１日に本願と共に出願された「MEMORY CELLTHATEMPLOYS A SELECTIVELYFABRICATED CARBON NANO-TUBE REVERSIBLE RESISTANCE-SWITCHING ELEMENTAND METHODS OF FORMING THESAME」という米国特許出願第１１／９６８，１５４号（代理人整理番号：ＭＸＤ−３４８）（特許文献２）、および２００７年１２月３１日に本願と共に出願された「MEMORY CELL WITH PLANARIZED CARBON NANOTUBE LAYERAND METHODS OF FORMING THE SAME 」という米国特許出願第１１／９６８，１５９号（代理人整理番号：ＭＸＤ−３６８）（特許文献３）に関連し、その全体があらゆる目的のために本願明細書において参照により援用されている。]
[0004] 可逆抵抗切替素子から形成される不揮発性メモリが知られている。例えば、その全体があらゆる目的のために本願明細書において参照により援用されている、２００５年５月９日に出願された「REWRITEABLEMEMORY CELLCOMPRISING A DIODE AND A RESISTANCE-SWITCHING MATERIAL」という米国特許出願第１１／１２５，９３９号（特許文献４）は、金属酸化物あるいは金属窒化物などの可逆抵抗率切替材料と直列に結合されたダイオードを含む再書込み可能な不揮発性メモリセルを記述している。
しかし、再書込み可能な抵抗率切替材料から記憶装置を製造することは技術的にやりがいがあり、可逆抵抗率切替材料を使用する記憶装置を形成する改良された方法が望ましい。]
[0005] 米国特許出願第１１／９６８，１５６号
米国特許出願第１１／９６８，１５４号
米国特許出願第１１／９６８，１５９号
米国特許出願第１１／１２５，９３９号
米国特許第６，９５２，０３０号
米国特許出願第１１／６９２，１５１号
米国特許第５，９１５，１６７号
米国特許出願第１１／２９８，３３１号
米国特許第７，１７６，０６４号
米国特許出願第１１／４４４，９３６号]
先行技術

[0006] Smith et al., "Polishing TiN for Nanotube Synthesis", Proceedings of the 16th Annual Meeting of the American Society for Precision Engineering, Nov. 10-15, 2001
Rao et al., "In situ-grown carbon nanotube array with excellent field emission characteristics", Appl. Phys. Lett., Vol. 76, No. 25, 19 June 2000, pp. 3813-3815]
[0007] 本発明の第１の態様において、メモリセルを製造する方法が提供され、この方法は、（１）基板上に第１の導体を製造することと、（２）第１の導体上にカーボンナノチューブ（ＣＮＴ）材料を選択的に製造することと、（３）ＣＮＴ材料上にダイオードを製造することと、（４）ダイオード上に第２の導体を製造することとを含む。]
[0008] 本発明の第２の態様において、メモリセルを製造する方法が提供され、この方法は、（１）基板上に第１の導体を製造することと、（２）第１の導体上にカーボンナノチューブ（ＣＮＴ）材料を選択的に製造することによって第１の導体上に可逆抵抗切替素子を製造することと、（３）可逆抵抗切替素子上に垂直多結晶ダイオードを製造することと、（４）垂直多結晶ダイオード上に第２の導体を製造することとを含む。]
[0009] 本発明の第３の態様において、メモリセルが提供され、このメモリセルは、（１）第１の導体と、（２）第１の導体上に選択的に製造されたカーボンナノチューブ（ＣＮＴ）材料を含む可逆抵抗切替素子と、（３）可逆抵抗切替素子上に形成されたダイオードと、（４）ダイオード上に形成された第２の導体とを備える。]
[0010] 本発明の第４の態様において、複数の不揮発性メモリセルが提供され、この複数の不揮発性メモリセルは、（１）第１の方向に延びる第１の複数の実質的に平行で実質的に同一平面の導体と、（２）複数のダイオードと、（３）複数の可逆抵抗切替素子と、（４）第１の方向とは異なる第２の方向に延びる第２の複数の実質的に平行で実質的に同一平面の導体とを備える。各メモリセルにおいて、ダイオードのうちの１つは可逆抵抗切替素子のうちの１つの上に形成され、第１の導体のうちの１つと第２の導体のうちの１つとの間に配置され、各可逆抵抗切替素子は、第１の導体のうちの１つの上に形成された選択的に製造されたカーボンナノチューブ（ＣＮＴ）材料を含む。]
[0011] 本発明の第５の態様において、モノリシックな３次元メモリアレイが提供され、このモノリシックな３次元メモリアレイは、基板上に形成された第１のメモリレベルを備える。第１のメモリレベルは複数のメモリセルを備え、第１のメモリレベルの各メモリセルは、（１）第１の導体と、（２）第１の導体上に選択的に製造されたカーボンナノチューブ（ＣＮＴ）材料を含む可逆抵抗切替素子と、（３）可逆抵抗切替素子上に形成されたダイオードと、（４）ダイオード上に形成された第２の導体とを含む。少なくとも第２のメモリレベルが第１のメモリレベル上にモノリシック的に形成される。他の多数の態様が提供される。]
[0012] 本発明の他の特徴および態様は、以下の詳細な説明、添付された特許請求の範囲および添付の図面からより充分に明らかになる。]
図面の簡単な説明

[0013] 本発明に従って提供される代表的なメモリセルの回路図である。
本発明に従って提供されるメモリセルの第１の実施形態の略透視図である。
図２Ａの複数のメモリセルから形成された第１のメモリレベルの一部分の略透視図である。
本発明に従って提供される第１の代表的な３次元メモリアレイの一部分の略透視図である。
本発明に従って提供される第２の代表的な３次元メモリアレイの一部分の略透視図である。
図２Ａのメモリセルの第１の代表的な実施形態の横断面図である。
図２Ａのメモリセルの第２の代表的な実施形態の横断面図である。
図２Ａのメモリセルの第３の代表的な実施形態の横断面図である。
本発明に従う第１の代表的なメモリレベルの製造中における基板の一部分の横断面図を示す。
本発明に従う第１の代表的なメモリレベルの製造中における基板の一部分の横断面図を示す。
本発明に従う第１の代表的なメモリレベルの製造中における基板の一部分の横断面図を示す。
本発明に従う第１の代表的なメモリレベルの製造中における基板の一部分の横断面図を示す。
本発明に従う第１の代表的なメモリレベルの製造中における基板の一部分の横断面図を示す。
本発明に従う第１の代表的なメモリレベルの製造中における基板の一部分の横断面図を示す。
本発明に従って提供される第２の代表的なメモリレベルの製造中における基板の一部分の横断面図を示す。
本発明に従って提供される第２の代表的なメモリレベルの製造中における基板の一部分の横断面図を示す。
本発明に従って提供される第２の代表的なメモリレベルの製造中における基板の一部分の横断面図を示す。] 図２Ａ
実施例

[0014] あるカーボンナノチューブ（ＣＮＴ）材料は、不揮発性メモリに使用されるのに適するかもしれない可逆抵抗率切替特性を示すと証明されている。しかし、堆積したかあるいは成長したＣＮＴ材料は、通例、多数の山および谷などの目だった厚さ変動を伴う粗い表面地形を有する。それらの厚さ変動のために、下にある基板を過剰にエッチングすることなしにＣＮＴ材料をエッチングすることは困難であり、集積回路におけるそれらの使用に関連する製造コストおよび複雑さが増大する。]
[0015] 本発明によれば、エッチング困難な、ＣＮＴ再書込み可能抵抗率切替材料は、エッチングされずにメモリセルの中で使用され得る。例えば、少なくとも１つの実施形態において、メモリセルが提供され、このメモリセルは、（１）基板上に第１の（底部）導体を製造することと、（２）第１の導体上にＣＮＴシーディング層を堆積させることと、（３）ＣＮＴシーディング層上にＣＮＴ材料を選択的に製造することと、（４）ＣＮＴ材料上にダイオードを製造することと、（５）ダイオード上に第２の導体を製造することとにより形成されるＣＮＴ可逆抵抗率切替材料を含む。
ＣＮＴシーディング層は、粗面化されかつ／または伝導する層などの、ＣＮＴ形成を容易にする層であり得る。ＣＮＴシーディング層上へのＣＮＴ材料の選択的形成により、ＣＮＴ材料をエッチングする必要をなくすかあるいは最小化することができる。]
[0016] 代表的なＣＮＴシーディング層は、窒化チタン、窒化タンタル、ニッケル、コバルト、鉄などを含む。ある実施形態では、窒化チタンまたは窒化タンタルの層が、ＣＮＴシーディング層として用いられるように粗面化され得る。そのような粗面化された窒化チタンまたは窒化タンタルは、それ自体がＣＮＴシーディング層として役立ち得る。他の実施形態では、粗面化された窒化チタンまたは窒化タンタル層は、ＣＮＴ材料形成を容易にするために付加的な伝導層でコーティングされ得る。そのような伝導層は、窒化チタンまたは窒化タンタル層と共にパターニングおよびエッチングされてもよく、あるいは窒化チタンまたは窒化タンタル層がパターニングおよびエッチングされた後に窒化チタンまたは窒化タンタル層上に選択的に堆積させられてもよい。代表的な伝導層はニッケル、コバルト、鉄などを含む。]
[0017] 本願明細書で使用されるとき、ＣＮＴ材料は、１つ以上の単層および／または多層のＣＮＴを含む材料を指す。ある実施形態では、ＣＮＴ材料の個々のチューブは垂直に整列させられ得る。垂直に整列したＣＮＴは、横方向の伝導がほとんどあるいは全くない垂直方向の電流の流れを可能にする。ある実施形態では、ＣＮＴ材料の個々のチューブは、隣接するメモリセル間の横方向伝導経路あるいは橋絡伝導経路の形成を減らすかあるいは阻止するために実質的に垂直に整列するように製造され得る。この垂直整列は、メモリセルの状態が隣接するメモリセルの状態および／またはプログラミングによって影響されるかあるいは「乱される」のを減らしかつ／または妨げる。個別のチューブ絶縁は、ＣＮＴ材料の厚さ全体に及んでも及ばなくてもよいということに留意するべきである。例えば、初期成長段階の間、個々のチューブのうちの幾つかあるいは大部分は垂直に整列させられかつ分離され得る。しかし、個々のチューブの長さが垂直方向に大きくなるに連れて、チューブの部分同士が互いに接触し、もつれあるいは絡まりあったりすることさえある。ＣＮＴ材料を形成するための代表的な手法が以下で記述される。]
[0018] 代表的な進歩的メモリセル
図１は、本発明に従って提供される代表的なメモリセル１００の回路図である。メモリセル１００は、ダイオード１０４に結合されてダイオード１０４より下に位置する可逆抵抗切替素子１０２を含む。
可逆抵抗切替素子１０２は、２つ以上の状態の間で可逆的に切り替わり得る抵抗率を有する材料（単独には示されていない）を含む。例えば、素子１０２の可逆抵抗率切替材料は、製造時には初期低抵抗率状態にあり得る。第１の電圧および／または電流が加えられると、材料は高抵抗率状態に切り替わる。第２の電圧および／または電流を加えることにより、可逆抵抗率切替材料を低抵抗率状態に戻すことができる。あるいは、可逆抵抗切替素子１０２は、製造時には初期高抵抗状態にあることができ、それは、適切な電圧および／または電流が加えられると、低抵抗状態に可逆的に切り替わることができる。メモリセルにおいて使用されるとき、１つの抵抗状態はバイナリ「０」を表すことができ、他の１つの抵抗状態はバイナリ「１」を表すことができるけれども、２つより多いデータ／抵抗状態が使用され得る。多数の可逆抵抗率切替材料と、可逆抵抗切替素子を使用するメモリセルの操作とが、例えば、前に援用されている特許文献４に記載されている。] 図１
[0019] 本発明の少なくとも１つの実施形態において、可逆抵抗切替素子１０２は、選択的に堆積あるいは成長させられるＣＮＴ材料を用いて形成される。以下にさらに説明するように、選択的に形成されるＣＮＴ材料の使用は、ＣＮＴ材料をエッチングする必要をなくす。これにより、可逆抵抗切替素子１０２の製造が簡単になる。
ダイオード１０４は、可逆抵抗切替素子１０２の両端間の電圧および／またはそれを通る電流を選択的に制限することによって非オーム伝導を示す任意のダイオードを含み得る。このようにして、メモリセル１００を２次元または３次元のメモリアレイの一部分として使用することができ、アレイ内の他のメモリセルの状態に影響を及ぼさずにメモリセル１００にデータを書き込むことができかつ／またはメモリセル１００からデータを読み出すことができる。
メモリセル１００、可逆抵抗切替素子１０２およびダイオード１０４の代表的な実施形態が、図２Ａ〜５Ｃを参照して以下で記述される。] 図２Ａ 図２Ｂ 図２Ｃ 図２Ｄ 図３Ａ 図３Ｂ 図３Ｃ 図４Ａ 図４Ｂ 図４Ｃ
[0020] メモリセルの第１の代表的な実施形態
図２Ａは、本発明に従って提供されるメモリセル２００の第１の実施形態の略透視図である。図２Ａを参照すると、メモリセル２００は、第１の導体２０６および第２の導体２０８の間でダイオード２０４と直列に結合された可逆抵抗切替素子２０２（透視図で示されている）を含む。ある実施形態では、窒化チタン、窒化タンタル、窒化タングステンなどの障壁層２０９が、可逆抵抗切替素子２０２とダイオード２０４との間に設けられ得る。] 図２Ａ
[0021] 以下でさらに説明するように、可逆抵抗切替素子２０２は、メモリセル２００の製造を簡単にするように選択的に形成される。少なくとも１つの実施形態において、可逆抵抗切替素子２０２は、窒化チタン、窒化タンタル、ニッケル、コバルト、鉄などのＣＮＴシーディング層上に形成されたＣＮＴ材料の少なくとも一部分を含む。例えば、窒化チタンまたは窒化タンタルのＣＮＴシーディング層２１０が、第１の導体２０６上に堆積させられ、（例えば、第１の導体２０６と共に）パターニングおよびエッチングされ得る。ある実施形態では、ＣＮＴシーディング層２１０は、化学的機械的研磨（ＣＭＰ）を用いるなどして、粗面化され得る。他の実施形態では、粗面化されたかあるいは滑らかな窒化チタン、窒化タンタルまたは類似の層が、ＣＮＴシーディング層２１０を形成するために、ニッケル、コバルト、鉄などの金属触媒層（単独には示されていない）でコーティングされ得る。さらに他の実施形態では、ＣＮＴシーディング層２１０は、単に、ＣＮＴ形成を促進するニッケル、コバルト、鉄などの金属触媒層であり得る。いずれの場合にも、ＣＮＴシーディング層２１０の上にＣＮＴ材料２１２を選択的に成長させかつ／または堆積させるためにＣＮＴ製造プロセスが実行される。このＣＮＴ材料２１２の少なくとも一部分は可逆抵抗切替素子２０２として役立つ。化学蒸着（ＣＶＤ）、プラズマエンハンストＣＶＤ、レーザ蒸発、電気アーク放電などの任意の適切な方法が、ＣＮＴ材料２１２を形成するために使用され得る。]
[0022] 図２Ａの実施形態では、窒化チタンまたは類似のＣＮＴシーディング層２１０が第１の導体２０６の上に形成され、ＣＮＴシーディング層２１０の露出した上面はＣＭＰまたは他の類似プロセスによって粗くされる。その後、ＣＮＴシーディング層２１０は第１の導体２０６と共にパターニングされエッチングされる。その後、ＣＮＴシーディング層２１０の上にＣＮＴ材料２１２が選択的に形成される。ダイオード２０４と垂直に重なりかつ／または整列するＣＮＴ材料２１２の部分は、ダイオード２０４とメモリセル２００の第１の導体２０６との間で可逆抵抗切替素子２０２として役立つことができる。ある実施形態では、可逆抵抗切替素子２０２の、１つ以上のＣＮＴなど、僅か一部分だけが切り替わることができかつ／または切り替わり可能であり得る。可逆抵抗切替素子２０２についての付加的な詳細を以下で図３Ａ〜Ｃを参照して説明する。] 図２Ａ 図３Ａ 図３Ｂ 図３Ｃ 図４Ａ 図４Ｂ 図４Ｃ 図４Ｄ 図４Ｅ 図４Ｆ
[0023] ダイオード２０４は、ダイオードのｐ形領域の上にｎ形領域があって上を向いているか、あるいはダイオードのｎ形領域の上にｐ形領域があって下を向いている垂直な多結晶ｐｎダイオードあるいはｐｉｎダイオードなどの任意の適切なダイオードを含み得る。ダイオード２０４の代表的な実施形態を以下で図３Ａを参照して説明する。] 図３Ａ
[0024] 第１および／または第２の導体２０６、２０８は、タングステン、任意の適切な金属、強くドープされた半導体材料、伝導性シリサイド、伝導性シリサイド−ゲルマニド、伝導性ゲルマニドなどの任意の適切な伝導性材料を含み得る。図２Ａの実施形態では、第１および第２の導体２０６、２０８はレール状であり、異なる方向に延びる（例えば、実質的に互いに垂直）。他の導体形状および／または構成が使用され得る。ある実施形態では、装置性能を改善するためにかつ／または装置製造を助けるために、障壁層、接着層、無反射コーティングおよび／または類似物（図示せず）が第１および／または第２の導体２０６、２０８と共に使用され得る。] 図２Ａ
[0025] 図２Ｂは、複数の図２Ａのメモリセル２００から形成される第１のメモリレベル２１４の一部分の略透視図である。簡潔性を目的として、ＣＮＴシーディング層２１０およびＣＮＴ材料２１２は底部導体２０６のうちの１つにおいて示されているだけである。メモリアレイ２１４は、（図に示されているように）複数のメモリセルが結合された複数のビット線（第２の導体２０８）およびワード線（第１の導体２０６）を含む「クロスポイント」アレイである。多重メモリレベルなどの他のメモリアレイ構成が使用され得る。各導体２０６上に形成されたＣＮＴ材料２１２に複数のメモリセルが結合されているので、１つ以上の実施形態では、ＣＮＴ材料２１２の個々のチューブは、好ましくは、ＣＮＴ材料２１２を通してのメモリセル間での横方向伝導あるいは橋絡を減少させるために実質的に垂直に整列させられる。個別のチューブ絶縁は、ＣＮＴ材料の厚さ全体に及んでも及ばなくてもよいということに留意するべきである。例えば、初期成長段階の間、個々のチューブのうちの幾つかあるいは大部分は垂直に整列させられかつ分離され得る。しかし、個々のチューブの長さが垂直方向に大きくなるに連れて、チューブの部分同士が互いに接触し、もつれあるいは絡まりあったりすることさえある。] 図２Ａ 図２Ｂ
[0026] 図２Ｃは、第２のメモリレベル２２０より下に位置する第１のメモリレベル２１８を含むモノリシックな３次元アレイ２１６の一部分の略透視図である。図２Ｃの実施形態では、各メモリレベル２１８、２２０は、クロスポイントアレイをなす複数のメモリセル２００を含む。１つ以上の付加的な層（例えば、レベル間誘電体）が第１のメモリレベル２１８および第２のメモリレベル２２０の間に存在し得るけれども、簡潔性を目的として図２Ｃには示されていないということが理解されるべきである。付加的なメモリレベルなどの他のメモリアレイ構成が使用され得る。図２Ｃの実施形態では、ｐ形ドープ領域を底部に有するｐｉｎダイオードが使用されるのか、それとも頂部に有するｐｉｎダイオードが使用されるのかにより、全てのダイオードが上向きあるいは下向きなどの同じ方向を「指す」ことができ、ダイオード製造を簡単化することができる。] 図２Ｃ
[0027] ある実施形態では、メモリレベルを、例えば、その全体があらゆる目的のために本願明細書において参照により援用されている「HIGH-DENSITY THREE-DIMENSIONALMEMORY CELL」という米国特許第６，９５２，０３０号（特許文献５）に記載されているように形成することができる。例えば、第１のメモリレベルの上側導体は、図２Ｄに示されているように第１のメモリレベル上に位置する第２のメモリレベルの下側導体として使用され得る。そのような実施形態では、隣り合うメモリレベル上のダイオードは、その全体があらゆる目的のために本願明細書において参照により援用されている、２００７年３月２７日に出願された「LARGE ARRAY OF UPWARD POINTING P-I-N DIODESHAVING LARGE AND UNIFORM CURRENT」という米国特許出願第１１／６９２，１５１号（特許文献６）に記載されているように、好ましくは反対方向を向く。例えば、第１のメモリレベル２１８のダイオードは矢印Ａ1 により示されているように上向きダイオードであることができ（例えば、ｐ形領域がダイオードの底部にある）、第２のメモリレベル２２０のダイオードは矢印Ａ2 により示されているように下向きであることができ（例えば、ｎ形領域がダイオードの底部にある）、あるいはその逆である。] 図２Ｄ
[0028] モノリシックな３次元メモリアレイは、複数のメモリレベルが単一のウェハ等の基板上に、介在する基板なしで、形成されるものである。１つのメモリレベルを形成する層は、既存の１つまたは複数のレベルの層の上に直接堆積させられるかあるいは成長させられる。対照的に、Leedy の「THREE DIMENSIONALSTRUCTUREMEMORY」という米国特許第５，９１５，１６７号（特許文献７）のように、積層されたメモリは、メモリレベルを別々の基板上に形成してメモリレベルを互いの上に接着することによって構築されている。基板は、接着の前に薄くされるかあるいはメモリレベルから除去され得るけれども、メモリレベルは最初に別々の基板上に形成されるので、そのようなメモリは真のモノリシックな３次元メモリアレイではない。]
[0029] 図３Ａは、図２Ａのメモリセル２００の代表的な実施形態の横断面図である。図３Ａを参照すると、メモリセル２００は、可逆抵抗切替素子２０２と、ダイオード２０４と、第１および第２の導体２０６、２０８とを含む。可逆抵抗切替素子２０２は、垂直にダイオード２０４の上に載りかつ／またはダイオード２０４と重なり合うＣＮＴ材料２１２の一部分であり得る。] 図２Ａ 図３Ａ
[0030] 図３Ａの実施形態では、可逆抵抗切替素子２０２は、底部導体２０６の上に形成されたＣＮＴシーディング層２１０上での選択的ＣＮＴ形成プロセスによって形成される。ある実施形態では、ＣＮＴシーディング層２１０は、粗面化された窒化チタンまたは窒化タンタルなどの、粗くされた金属窒化物の単一の層、ニッケル、コバルト、鉄などの金属触媒の単一の層、あるいは金属触媒でコーティングされた滑らかなまたは粗面化された金属窒化物から形成される多層構造であり得る。例えば、ＣＮＴシーディング層２１０は、第１の導体２０６上に形成されて第１の導体と共にパターニングおよびエッチングされる窒化チタンまたは窒化タンタル層であり得る。ある実施形態では、ＣＮＴシーディング層２１０のパターニングおよびエッチングの後に、ＣＮＴ形成を促進するためにニッケル、コバルト、鉄などの金属触媒層がＣＮＴシーディング層上に選択的に堆積させられ得る。] 図３Ａ
[0031] 他の実施形態では、ＣＮＴシーディング層２１０は、第１の導体２０６がパターニングされエッチングされた後に、形成され得る。例えば、ＣＮＴシーディング層２１０は、パターニングされエッチングされた第１の導体２０６上に選択的に堆積させられるニッケル、コバルト、鉄などの金属触媒層であり得る。いずれの場合にも、ＣＮＴ材料２１２は、ＣＮＴシーディング層２１０の上だけに選択的に形成される。このようにして、せいぜい、第１の導体２０６のためのパターニングおよびエッチングのステップの間などに、ＣＮＴシーディング層２１０だけがエッチングされる。]
[0032] ＣＮＴシーディング層２１０が窒化チタン、窒化タンタルまたは類似の材料を含む実施形態では、ＣＮＴシーディング層２１０（および第１の導体２０６）のパターニングおよびエッチングの前にＣＮＴシーディング層２１０の表面を粗くするためにＣＭＰまたは誘電体エッチバックステップが使用され得る。粗くされた、窒化チタン、窒化タンタルまたは類似の表面が、ＣＮＴ製造のためのシーディング層として使用され得る。例えば、Smith et al., "Polishing TiN for Nanotube Synthesis", Proceedings of the 16th Annual Meeting of the American Society for Precision Engineering, Nov. 10-15, 2001（非特許文献１）により記載されているように、粗くされた窒化チタンは垂直に整列したＣＮＴの形成を容易にすると証明されている。（Rao et al., "In situ-grown carbon nanotube array with excellent field emission characteristics", Appl. Phys. Lett., Vol. 76, No. 25, 19 June 2000, pp. 3813-3815（非特許文献２）も参照されたい。）]
[0033] 一例として、ＣＮＴシーディング層２１０は、約８５０〜約４，０００オングストローム、より好ましくは約４，０００オングストロームの算術平均表面粗さＲａを有する、約１，０００〜約５，０００オングストロームの窒化チタンまたは窒化タンタルなどの金属窒化物であり得る。ある実施形態では、約１〜約２００オングストローム、より好ましくは約２０オングストローム以下の、ニッケル、コバルト、鉄などの金属触媒層が、ＣＮＴ形成の前に、粗面化された金属窒化物層上に堆積させられ得る。さらに他の実施形態では、ＣＮＴシーディング層２１０は、約１〜約２００オングストローム、より好ましくは約２０オングストローム以下の、ニッケル、コバルト、鉄などの金属触媒層でコーティングされた約２０〜約５００オングストロームの粗くされていないかあるいは滑らかな窒化チタン、窒化タンタルまたは類似の金属窒化物を含むことができる。ニッケル、コバルト、鉄または他の金属の触媒層は、どの実施形態においても、連続的あるいは不連続的な膜であり得る。]
[0034] ある実施形態では、金属触媒層は、基板に小さな金属粒子（例えば、サイズが約３ナノメートル）を浴びせるようにアークプラズマガンが金属ターゲットにパルス状に稲妻を当てるアークプラズマガン（ＡＰＧ）法を用いて形成され得る。（例えば、基板は、堆積中、一般的には加熱されず、小さな金属粒子は移動性をほとんど持っていないので、）ＡＰＧ法は非常に制御可能なシード密度を提供することができる。
他の材料、厚さおよび表面粗さが使用され得る。ＣＮＴシーディング層２１０を形成した後、ＣＮＴシーディング層２１０および／または第１の導体２０６はパターニングおよびエッチングされ得る。]
[0035] ＣＮＴシーディング層２１０が画定された後、ＣＮＴシーディング層２１０上にＣＮＴ材料２１２を選択的に成長させかつ／または堆積させるためにＣＮＴ製造プロセスが実行される。このＣＮＴ材料２１２の少なくとも一部分は、（図３Ａに透視図で示されているように）可逆抵抗切替素子２０２として役立つ。ＣＮＴシーディング層２１０上にＣＮＴ材料を形成するために任意の適切な方法が使用され得る。例えば、ＣＶＤ、プラズマエンハンストＣＶＤ、レーザ蒸発、電気アーク放電などが使用され得る。] 図３Ａ
[0036] １つの代表的な実施形態では、ＣＮＴは、約３０分間にわたる、約１００ｓｃｃｍの流量のキシレン、アルゴン、水素および／またはフェロセン中での約６７５〜７００℃の温度でのＣＶＤによりＴｉＮシーディング層上に形成され得る。他の温度、ガス、流量および／または成長時間が使用され得る。]
[0037] 他の１つの代表的な実施形態では、ＣＮＴは、約２０分間にわたる、約５．５Ｔｏｒｒの圧力の約２０％Ｃ2 Ｈ4 および８０％アルゴン中での約６５０℃の温度でのＣＶＤによってニッケル触媒層上に形成され得る。他の温度、ガス、比率、圧力および／または成長時間が使用され得る。
さらに他の１つの実施形態では、ＣＮＴは、約８〜３０分間にわたる、約１００〜２００ワットのＲＦ電力を用いる、約８０％のアルゴン、水素および／またはアンモニアで希釈された約２０％のメタン、エチレン、アセチレンまたは他の炭化水素中での約６００〜９００℃の温度でのプラズマエンハンストＣＶＤを用いてニッケル、コバルト、鉄などの金属触媒層上に形成され得る。他の温度、ガス、比率、電力および／または成長速度が使用され得る。]
[0038] 前述したように、ＣＮＴ材料２１２はＣＮＴシーディング層２１０上にだけ形成される。ある実施形態では、ＣＮＴ材料２１２は、約１ナノメートル〜約１ミクロンの（また、数十ミクロンにも及ぶ）厚さ、より好ましくは約１０〜約２０ナノメートルの厚さを持ち得るが、他のＣＮＴ材料の厚さも使用され得る。ＣＮＴ材料２１２における個々のチューブの密度は、例えば、約６．６×１０3 〜約１×１０6 ＣＮＴ／平方ミクロン、より好ましくは少なくとも約６．６×１０4 ＣＮＴ／平方ミクロンであり得るけれども、他の密度も使用され得る。例えば、ダイオード２０４が約４５ナノメートルの幅を有するとすれば、ある実施形態では、（より少ない、例えば１個、２個、３個、４個、５個などのＣＮＴ、あるいはより多い、例えば１００個より多い、ＣＮＴも採用され得るけれども、）ダイオード２０４の下に少なくとも約１０個のＣＮＴ、より好ましくは少なくとも約１００個のＣＮＴを有するのが好ましい。]
[0039] ＣＮＴ材料２１２の可逆抵抗率切替特性を改善するために、ある実施形態ではＣＮＴ材料２１２のカーボンナノチューブの少なくとも約５０％、より好ましくは少なくとも約２／３が半電導性であることが好ましい。多層ＣＮＴは一般的に金属性であるのに対して単層ＣＮＴは金属性あるいは半電導性であり得るので、１つ以上の実施形態では、ＣＮＴ材料２１２は主に半電導性単層ＣＮＴを含むのが好ましい。他の実施形態では、ＣＮＴ材料２１２のＣＮＴの５０％未満が半電導性であり得る。]
[0040] 垂直に整列したＣＮＴは、横方向の伝導がほとんどあるいは全くない垂直方向の電流の流れを可能にする。メモリセル２００を含むメモリレベル上に製造された隣り合うメモリセル（図示せず）間の横方向伝導経路あるいは橋絡伝導経路の形成を減らすかあるいは阻止するために、ある実施形態では、ＣＮＴ材料２１２の個々のチューブは実質的に垂直に整列するように製造され得る（例えば、それにより、メモリセルの状態が隣接するメモリセルの状態および／またはプログラミングによって影響されるかあるいは「乱される」のを減らしかつ／または阻止する）。個別のチューブ絶縁は、ＣＮＴ材料２１２の厚さ全体に及んでも及ばなくてもよいということに留意するべきである。例えば、初期成長段階の間、個々のチューブのうちの幾つかあるいは大部分は垂直に整列させられ得る（例えば、接触しない）。しかし、個々のチューブの長さが垂直方向に大きくなるに連れて、チューブの部分同士が互いに接触し、もつれあるいは絡まりあったりすることさえある。]
[0041] ある実施形態では、ＣＮＴ材料２１２の可逆抵抗率切替特性を改善するかまたはそうでなく調整するためにＣＮＴ材料２１２に意図的に欠陥を生じさせることができる。例えば、ＣＮＴ材料２１２がＣＮＴシーディング層２１０上に形成された後、ＣＮＴ材料２１２に欠陥を生じさせるためにアルゴン、Ｏ2 または他の種類のものがＣＮＴ材料２１２に打ち込まれ得る。第２の例では、ＣＮＴ材料２１２に意図的に欠陥を生じさせるためにＣＮＴ材料２１２はアルゴンプラズマまたはＯ2プラズマ（バイアスされるかあるいは化学的）にさらされるかあるいは暴露させられ得る。]
[0042] 図４Ａ〜Ｆを参照して以下でさらに説明するように、ＣＮＴ材料２１２／可逆抵抗切替素子２０２の形成後、ＣＮＴ材料２１２および第１の導体２０６の上および周囲に誘電体材料が堆積させられる。ある実施形態では、誘電体材料は、化学蒸着（ＣＶＤ）、高密度プラズマ（ＨＤＰ）蒸着、アークプラズマアシステッド蒸着(arc plasma assisted deposition)、スピンコーティング堆積法などを用いて堆積させられ得る。この誘電体材料は、ＣＮＴ材料２１２および第１の導体２０６を、メモリセル２００を含むメモリレベル上に製造された他のメモリセル（図示せず）の他の同様のＣＮＴ材料領域および第１の導体から絶縁させる。その後、誘電体材料を平坦化すると共に誘電体材料をＣＮＴ材料２１２の上から除去するためにＣＭＰまたは誘電体エッチバックステップが実行される。その後、ダイオード２０４がＣＮＴ材料２１２／可逆抵抗切替素子２０２の上に形成される。] 図４Ａ 図４Ｂ 図４Ｃ 図４Ｄ 図４Ｅ 図４Ｆ 図５Ａ 図５Ｂ 図５Ｃ
[0043] 前述したように、ダイオード２０４は垂直のｐｎダイオードあるいはｐｉｎダイオードであってよく、上または下を向くことができる。隣接するメモリレベル同士が導体を共有する図２Ｄの実施形態では、隣接するメモリレベル同士は、好ましくは、例えば第１のメモリレベルでは下向きｐｉｎダイオード、隣接する第２のメモリレベルでは上向きｐｉｎダイオード（あるいはその逆）などの反対方向を向くダイオードを有する。] 図２Ｄ
[0044] ある実施形態では、ダイオード２０４は、ポリシリコン、多結晶シリコン−ゲルマニウム合金、ポリゲルマニウムなどの多結晶半導体材料あるいは他の任意の適切な材料から形成され得る。例えば、ダイオード２０４は、強くドープされたｎ＋ポリシリコン領域３０２と、ｎ＋ポリシリコン領域３０２上の軽くドープされたかあるいは真性の（故意でなくドープされた）ポリシリコン領域３０４と、真性領域３０４上の強くドープされたｐ＋ポリシリコン領域３０６とを含み得る。ある実施形態では、ｎ＋ポリシリコン領域３０２から真性領域３０４の中へのドーパント移動を阻止しかつ／または減らすためにｎ＋ポリシリコン領域３０２上に薄いゲルマニウムおよび／またはシリコン−ゲルマニウム合金層（図示せず）が形成され得る。このような層の使用は、例えば、その全体があらゆる目的のために本願明細書において参照により援用されている、２００５年１２月９日に出願された「DEPOSITED SEMICONDUCTOR STRUCTURE TOMINIMIZE N-TYPEDOPANTDIFFUSION AND METHODOF MAKING」という米国特許出願第１１／２９８，３３１号（特許文献８）に記載されている。ある実施形態では、約１０ａｔ％（atomic percent:原子組成百分率）以上のゲルマニウムを有する数百オングストローム以下のシリコン−ゲルマニウム合金が使用され得る。ｎ＋領域およびｐ＋領域の位置が逆にされ得るということが理解されるはずである。
ある実施形態では、（例えば、ポリシリコン領域中への金属原子の移動を阻止しかつ／または減らすために）ＣＮＴ材料２１２とｎ＋領域３０２との間に窒化チタン、窒化タンタル、窒化タングステンなどの障壁層３０８が形成され得る。]
[0045] ダイオード２０４および障壁層３０８の形成後、（図に示されている）柱構造を形成するためにダイオード２０４および障壁層３０８はエッチングされる。柱構造を、メモリセル２００を含むメモリレベル上に製造された他のメモリセル（図示せず）の他の同様の柱構造から絶縁させるように、柱構造の上および周囲に誘電体材料３０９が堆積させられる。その後、誘電体材料３０９を平坦化すると共に誘電体材料をダイオード２０４の頂部から除去するためにＣＭＰまたは誘電体エッチバックステップが実行される。]
[0046] （例えば、非晶質または多結晶の）堆積したシリコンからダイオード２０４が形成されるとき、その堆積したシリコンを製造時の低抵抗率状態に置くためにシリサイド層３１０がダイオード２０４上に形成され得る。堆積したシリコンを低抵抗率状態に切り替えるために大電圧は不要であるから、そのような低抵抗率状態はメモリセル２００のより容易なプログラミングに配慮したものである。例えば、チタンまたはコバルトなどのシリサイド形成金属層３１２がｐ＋ポリシリコン領域３０６上に堆積させられ得る。ダイオード２０４を形成する堆積したシリコンを結晶化させるために使用される爾後のアニールステップ（以下で説明する）の間に、シリサイド形成金属層３１２とダイオード２０４の堆積したシリコンとは相互作用してシリサイド層３１０を形成し、シリサイド形成金属層３１２の全部または一部分を消費する。]
[0047] その全体が本願明細書において参照により援用されている、「MEMORY CELLCOMPRISING A SEMICONDUCTOR JUNCTION DIODE CRYSTALLIZED ADJACENTTO A SILICIDE 」という米国特許第７，１７６，０６４号（特許文献９）に記載されているように、チタンおよびコバルトなどのシリサイド形成材料は、アニーリング中に、堆積したシリコンと反応してシリサイド層を形成する。チタンシリサイドおよびコバルトシリサイドの格子間隔はシリコンのそれに近く、また、そのようなシリサイド層は、堆積したシリコンが結晶化するときに、隣接する堆積したシリコンのための「結晶化テンプレート」または「シード」として作用し得ると思われる（例えば、シリサイド層３１０は、アニーリング中、シリコンダイオード２０４の結晶構造を強化する）。これにより、より低い抵抗率のシリコンが提供される。同様の結果が、シリコン−ゲルマニウム合金ダイオードおよび／またはゲルマニウムダイオードについても達成され得る。]
[0048] シリサイド形成金属層３１２の形成後、頂部導体２０８が形成される。ある実施形態では、伝導層３１５を堆積する前にシリサイド形成金属層３１２の上に１つ以上の障壁層および／または接着層３１４が形成され得る。伝導層３１５、障壁層３１４およびシリサイド形成金属層３１２は、頂部導体２０８を形成するために一緒にパターニングおよび／またはエッチングされ得る。]
[0049] 頂部導体２０８の形成後、ダイオード２０４の堆積した半導体材料を結晶化させるために（かつ／またはシリサイド層３１０を形成するために）メモリセル２００はアニーリングされ得る。少なくとも１つの実施形態では、アニーリングは、約６００〜８００℃、より好ましくは約６５０および７５０℃の間の温度で、窒素中で約１０秒〜約２分間にわたって実行され得る。他のアニーリング時間、温度および／または環境が使用され得る。前述したように、シリサイド層３１０は、アニーリング中、ダイオード２０４を形成する下にある堆積した半導体材料のために「結晶化テンプレート」または「シード」として役立ち得る。これにより、より低い抵抗率のダイオード材料が提供される。]
[0050] ある実施形態では、ＣＮＴシーディング層２１０は１つ以上の付加的な層を含み得る。例えば、図３Ｂは、ＣＮＴシーディング層２１０が付加的な金属触媒層３１６を含む図２Ａのメモリセル２００の第２の代表的な実施形態の横断面図である。金属触媒層３１６は、ＣＮＴシーディング層２１０が（前に説明したように）パターニングされ、エッチングされ、誘電体材料で電気的に絶縁された後に、ＣＮＴシーディング層２１０の上に選択的に堆積させられ得る。例えば、ある実施形態では、ニッケル、コバルト、鉄などの金属触媒層３１６が、無電解メッキ、電気メッキなどによって、粗面化された窒化チタンまたは窒化タンタルのＣＮＴシーディング層２１０の上に選択的に形成され得る。その後、金属触媒コーティングされたＣＮＴシーディング層２１０の上にＣＮＴ材料２１２が形成され得る。ある実施形態では、金属触媒層３１６を使用することにより、ＣＮＴ形成中、触媒前駆物質が不要になり得る。代表的な金属触媒層の厚さは約１〜２００オングストロームに及ぶけれども、他の厚さも使用され得る。ニッケル、コバルト、鉄、あるいは類似金属の触媒層は、また、粗面化されていないかあるいは滑らかな窒化チタン、窒化タンタルあるいは類似の層の上に無電解メッキ、電気メッキなどにより形成され得る。] 図２Ａ 図３Ｂ
[0051] 他のある実施形態では、ＣＮＴシーディングのために金属触媒層３１６だけが使用され得る。例えば、図３Ｃは、図２Ａのメモリセル２００の第３の代表的な実施形態の横断面図である。図３Ｃのメモリセル２００は、図３Ｂのメモリセル２００に似ているけれども、粗面化されたＣＮＴシーディング層２１０を含んでいない。図に示されている実施形態では、第１の導体２０６をエッチングおよびパターニングする前に第１の導体２０６の上にＣＮＴシーディング層２１０は堆積させられない。第１の導体２０６がパターニングされエッチングされた後に、ニッケル、コバルト、鉄などの金属触媒層３１６を第１の導体２０６上に選択的に堆積させることができ、ＣＮＴ材料２１２を金属触媒層３１６の上に形成することができる。] 図２Ａ 図３Ｂ 図３Ｃ
[0052] メモリセルのための代表的な製造プロセス
図４Ａ〜Ｆは、本発明に従う第１のメモリレベルの製造中の基板４００の一部分の横断面図を示す。以下で説明するように、第１のメモリレベルは、基板上にＣＮＴ材料を選択的に製造することによって形成された可逆抵抗切替素子を各々含む複数のメモリセルを含む。（図２Ｃ〜２Ｄを参照して前に説明したように）第１のメモリレベル上に付加的なメモリレベルが製造され得る。] 図２Ｃ 図２Ｄ 図４Ａ 図４Ｂ 図４Ｃ 図４Ｄ 図４Ｅ 図４Ｆ 図５Ａ 図５Ｂ
[0053] 図４Ａを参照すると、基板４００は、幾つかの処理ステップを既に受けたものとして示されている。基板４００は、シリコン、ゲルマニウム、シリコン−ゲルマニウム、ドープされていない、ドープされた、バルク、シリコンオンインシュレータ（ＳＯＩ）または他の付加的な回路を有するかあるいは有しない基板などの任意の適切な基板であり得る。例えば、基板４００は、１つ以上のｎウェル領域またはｐウェル領域（図示せず）を含むことができる。] 図４Ａ
[0054] 絶縁層４０２が基板４００上に形成される。ある実施形態では、絶縁層４０２は、二酸化ケイ素、窒化ケイ素、オキシ窒化ケイ素の層あるいは他の任意の適切な絶縁層であり得る。]
[0055] 絶縁層４０２の形成後、（例えば、物理蒸着または他の方法により、）絶縁層４０２の上に接着層４０４が形成される。例えば、接着層４０４は、約２０〜約５００オングストローム、好ましくは約１００オングストロームの窒化チタン、または他の、例えば窒化タンタル、窒化タングステン、１つ以上の接着層の組み合わせなどの適切な接着層であり得る。他の接着層材料および／または厚さが使用され得る。ある実施形態では、接着層４０４は任意的であり得る。]
[0056] 接着層４０４の形成後、伝導層４０６が接着層４０４の上に堆積させられる。伝導層４０６は、任意の適切な方法（例えば、化学蒸着、物理蒸着など）により堆積させられたタングステンまたは他の適切な金属、強くドープされた半導体材料、伝導性シリサイド、伝導性シリサイド−ゲルマニド、伝導性ゲルマニドなどの任意の適切な伝導性材料を含み得る。少なくとも１つの実施形態において、伝導層４０６は約２００〜約２，５００オングストロームのタングステンを含み得る。他の伝導層材料および／または厚さが使用され得る。]
[0057] 伝導層４０６の形成後、ＣＮＴシーディング層４０７が伝導層４０６の上に形成される。ある実施形態では、ＣＮＴシーディング層４０７は約１，０００〜約５，０００オングストロームの窒化チタンまたは窒化タンタルであり得るけれども、他の材料および／または厚さも使用され得る。そのような実施形態では、ＣＮＴシーディング層４０７の表面は、ＣＮＴがシーディング層上に直接形成され得るように、粗くされ得る。例えば、ＣＮＴシーディング層４０７は、ＣＭＰまたはエッチバックプロセスによって粗くされるかまたはそうではなくテクスチャ出しされ得る。１つ以上の実施形態において、ＣＮＴシーディング層４０７は、少なくとも約８５０〜４，０００オングストローム、より好ましくは少なくとも約４，０００オングストロームの算術平均表面粗さＲａを有するように粗くされ得る。他の表面粗さも使用され得る。]
[0058] ＣＮＴシーディング層４０７の形成および／またはＣＮＴシーディング層粗面化の後に、接着層４０４、伝導層４０６およびＣＮＴシーディング層４０７は、図４Ｂに示されているようにパターニングおよびエッチングされる。例えば、接着層４０４、伝導層４０６およびＣＮＴシーディング層４０７は、ソフトマスクまたはハードマスク、およびウェットエッチング処理またはドライエッチング処理を用いて、在来のリソグラフィ技術を用いてパターニングされエッチングされ得る。少なくとも１つの実施形態では、接着層４０４、伝導層４０６およびＣＮＴシーディング層４０７は、（図４Ｂに示されているように）実質的に平行で実質的に同一平面の導体４０８を形成するようにパターニングされエッチングされる。導体４０８についての代表的な幅および／または導体４０８間の間隔は約２００〜約２，５００オングストロームに及ぶけれども、他の導体幅および／または間隔も使用され得る。] 図４Ｂ
[0059] 図４Ｃを参照すると、底部導体４０８の形成後、各導体４０８の上に形成されたＣＮＴシーディング層４０７上にＣＮＴ材料４０９が選択的に形成されている。ＣＮＴシーディング層４０７が窒化チタン、窒化タンタルまたは類似材料であるならば、その窒化チタン、窒化タンタルまたは類似のＣＮＴシーディング層４０７の上にＣＮＴが直接形成され得るようにＣＮＴシーディング層４０７の表面は粗くされ得る。（例えば、Smith et al., "Polishing TiN for Nanotube Synthesis", Proceedings of the 16th Annual Meeting of the American Society for Precision Engineering, Nov. 10-15, 2001（非特許文献１）、およびRao et al., "In situ-grown carbon nanotube array with excellent field emission characteristics", Appl. Phys. Lett., Vol. 76, No. 25, 19 June 2000, pp. 3813-3815（非特許文献２）を参照されたい）。] 図４Ｃ
[0060] ある実施形態では、（図３Ｂを参照して前述したように）ＣＮＴ形成中に金属触媒の恩恵を提供するために、ＣＮＴ材料４０９の形成の前にニッケル、コバルト、鉄などの付加的な金属触媒層（図示せず）がＣＮＴシーディング層４０７の上に選択的に堆積させられ得る。他の実施形態では、（図３Ｃを参照して前述したように）下にある粗面化されたシーディング層なしで金属触媒層が使用され得る。] 図３Ｂ 図３Ｃ
[0061] いずれの場合にも、各導体４０８上にＣＮＴ材料４０９を選択的に成長させかつ／または堆積させるためにＣＮＴ製造プロセスが実行される。各メモリセルについて、メモリセルのそれぞれの導体４０８上に形成されたＣＮＴ材料４０９の少なくとも一部分は、メモリセルの可逆抵抗切替素子２０２として役立つ。各導体４０８上にＣＮＴ材料４０９を形成するために任意の適切な方法が使用され得る。例えば、ＣＶＤ、プラズマエンハンストＣＶＤ、レーザ蒸発、電気アーク放電などが使用され得る。]
[0062] １つの代表的な実施形態では、ＣＮＴは、約３０分間にわたる、約１００ｓｃｃｍの流量のキシレン、アルゴン、水素および／またはフェロセン中での約６７５〜７００℃の温度でのＣＶＤによりＴｉＮシーディング層上に形成され得る。他の温度、ガス、流量および／または成長時間が使用され得る。
他の１つの代表的な実施形態では、ＣＮＴは、約２０分間にわたる、約５．５Ｔｏｒｒの圧力の約２０％Ｃ2 Ｈ4 および８０％アルゴン中での約６５０℃の温度でのＣＶＤによってニッケル触媒層上に形成され得る。他の温度、ガス、比率、圧力および／または成長時間が使用され得る。
さらに他の１つの実施形態では、ＣＮＴは、約８〜３０分間にわたる、約１００〜２００ワットのＲＦ電力を用いる、約８０％のアルゴン、水素および／またはアンモニアで希釈された約２０％のメタン、エチレン、アセチレンまたは他の炭化水素中での約６００〜９００℃の温度でのプラズマエンハンストＣＶＤを用いてニッケル、コバルト、鉄などの金属触媒層上に形成され得る。他の温度、ガス、比率、電力および／または成長時間が使用され得る。]
[0063] 前述したように、ＣＮＴ材料４０９は、各導体４０８上に形成されたＣＮＴシーディング層４０７の上にだけ形成される。ある実施形態では、ＣＮＴ材料４０９は、約１ナノメートル〜約１ミクロンの（また、数十ミクロンにも及ぶ）厚さ、より好ましくは約１０〜約２０ナノメートルの厚さを持ち得るが、他のＣＮＴ材料の厚さも使用され得る。ＣＮＴ材料４０９における個々のチューブの密度は、例えば、約６．６×１０3 〜約１×１０6 ＣＮＴ／平方ミクロン、より好ましくは少なくとも約６．６×１０4 ＣＮＴ／平方ミクロンであり得るけれども、他の密度も使用され得る。例えば、導体４０８が約４５ナノメートルの幅を有するとすれば、ある実施形態では、（より少ない、例えば１個、２個、３個、４個、５個などのＣＮＴ、あるいはより多い、例えば１００個より多い、ＣＮＴも採用され得るけれども、）各導体４０８上に形成されたＣＮＴ材料４０９内に少なくとも約１０個のＣＮＴ、より好ましくは少なくとも約１００個のＣＮＴを有するのが好ましい。]
[0064] 各導体４０８の上にＣＮＴ材料４０９が形成された後、ＣＮＴ材料領域および導体４０８の間の空隙を充填するように誘電体層４１０（図４Ｄ）が基板４００の上に堆積させられる。ある実施形態では、誘電体層４１０は、化学蒸着（ＣＶＤ）、高密度プラズマ（ＨＤＰ）蒸着、アークプラズマアシステッド蒸着、スピンコーティング堆積法などを用いて堆積させられ得る。例えば、約１ミクロン以上の二酸化ケイ素が基板４００上に堆積させられて、平坦面４１２を形成するために化学的機械的研磨またはエッチバックプロセスを用いて平坦化され得る。図に示されているように、平坦面４１２は、誘電体材料４１０により分離されたＣＮＴ材料４０９の露出した別々の領域を含む。
窒化ケイ素、オキシ窒化ケイ素、低Ｋ誘電体などの他の誘電体材料および／または他の誘電体層の厚さも使用され得る。代表的な低Ｋ誘電体は、炭素ドープされた酸化物、シリコンカーボン層などを含む。] 図４Ｄ
[0065] 図４Ｅを参照すると、ＣＮＴ材料領域の上面の平坦化および露出の後に、各メモリセルのダイオード構造が形成されている。ある実施形態では、ダイオード形成前に（例えば、ポリシリコン領域中への金属原子の移動を阻止しかつ／または減らすために）窒化チタン、窒化タンタル、窒化タングステンなどの障壁層４１４がＣＮＴ材料領域４０９の上に形成され得る。障壁層４１４は、約２０〜約５００オングストローム、好ましくは約１００オングストロームの、窒化チタン、あるいは、窒化タンタル、窒化タングステンなどの他の適切な障壁層、１つ以上の障壁層の組み合わせ、チタン／窒化チタン、タンタル／窒化タンタルまたはタングステン／窒化タングステンのスタックなどの他の層と組み合わされた障壁層であり得る。他の障壁層材料および／または厚さも使用され得る。] 図４Ｅ
[0066] 障壁層４１４の堆積後、各メモリセルのダイオードを形成するために使用される半導体材料の堆積が始まる（例えば、図２Ａ〜３Ｃのダイオード２０４）。各ダイオードは、前述したように、垂直ｐｎダイオードあるいはｐｉｎダイオードであり得る。ある実施形態では、各ダイオードは、ポリシリコン、ポリシリコン−ゲルマニウム合金、ゲルマニウムなどの多結晶半導体材料または他の任意の適切な材料から形成される。便宜上、本願明細書にはポリシリコンの下向きダイオードが記載されている。他の材料および／またはダイオード構成が使用され得るということが理解されるはずである。] 図２Ａ 図２Ｂ 図２Ｃ 図２Ｄ 図３Ａ 図３Ｂ 図３Ｃ
[0067] 図４Ｅを参照すると、障壁層４１４の形成後、障壁層４１４上に強くドープされたｎ＋シリコン層４１６が堆積させられている。ある実施形態では、ｎ＋シリコン層４１６は堆積時に非晶質状態にある。他の実施形態では、ｎ＋シリコン層４１６は堆積時に多結晶状態にある。ｎ＋シリコン層４１６を堆積させるために化学蒸着または他の適切なプロセスが使用され得る。少なくとも１つの実施形態では、ｎ＋シリコン層４１６は、例えば、約１００〜約１，０００オングストローム、好ましくは約１００オングストロームの、約１０21ｃｍ-3のドーピング濃度を有する燐またはヒ素でドープされたシリコンから形成され得る。他の層の厚さ、ドーパントおよび／またはドーピング濃度が使用され得る。ｎ＋シリコン層４１６は、例えば、堆積中にドナーガスを流すことにより、その場で(in situ) ドープされ得る。他のドーピング方法も使用され得る（例えば、インプランテーション）。] 図４Ｅ
[0068] ｎ＋シリコン層４１６の堆積後、軽くドープされた、真性のおよび／または故意にではなくドープされたシリコン層４１８がｎ＋シリコン層４１６の上に形成される。ある実施形態では、真性シリコン層４１８は堆積時に非晶質状態にある。他の実施形態では、真性シリコン層４１８は、堆積時に多結晶状態にある。真性シリコン層４１８を堆積させるために化学蒸着または他の適切な堆積方法が使用され得る。少なくとも１つの実施形態では、真性シリコン層４１８の厚さは、約５００〜約４，８００オングストローム、好ましくは約２，５００オングストロームであり得る。他の真性層の厚さが使用され得る。]
[0069] （前に援用されている特許文献８に記載されているように、）ｎ＋シリコン層４１６から真性シリコン層４１８の中へのドーパント移動を阻止しかつ／または減らすために、真性シリコン層４１８の堆積の前にｎ＋シリコン層４１６上に薄い（例えば、数百オングストローム以下の）ゲルマニウムおよび／またはシリコン−ゲルマニウム合金層（図示せず）が形成され得る。]
[0070] ｎ＋シリコン層４１６および真性シリコン層４１８の形成後、ｎ＋シリコン層４１６、真性シリコン層４１８、および障壁層４１４は、（図に示されているように）導体４０８の上にシリコン柱４２０を形成するようにパターニングされエッチングされる。シリコン柱４２０を形成するために、ソフトマスクまたはハードマスク、およびウェットエッチング処理またはドライエッチング処理を用いる在来のリソグラフィ技術が使用され得る。]
[0071] シリコン柱４２０が形成された後、シリコン柱４２０間の空隙を充填するために誘電体層４２２が堆積させられる。例えば、およそ２００〜７，０００オングストロームの二酸化ケイ素が堆積させられて、平らな表面４２４を形成するために化学的機械的研磨またはエッチバックプロセスを用いて平坦化され得る。平坦面４２４は、図に示されているように、誘電体材料４２２により分離されたシリコン柱４２０の露出した上面を含む。窒化ケイ素、オキシ窒化ケイ素、低Ｋ誘電体などの他の誘電体材料、および／または他の誘電体層の厚さが使用され得る。代表的な低Ｋ誘電体は、炭素ドープされた酸化物、シリコンカーボン層などを含む。]
[0072] シリコン柱４２０の形成後、各シリコン柱４２０の中で、シリコン柱４２０の上面の近くにｐ＋シリコン領域４２６が形成される。例えば、シリコン柱４２０内の所定の深さにホウ素を注入するためにブランケットｐ＋インプラントが使用され得る。代表的な注入可能分子イオンはＢＦ2 、ＢＦ3 、Ｂなどを含む。ある実施形態では、約１〜５×１０15イオン／ｃｍ2 の注入量が使用され得る。他の注入種および／または量が使用され得る。さらに、ある実施形態では、シリコン柱４２０の上側部分をドープするために拡散プロセスが使用され得る。少なくとも１つの実施形態では、ｐ＋シリコン領域４２６は約１００〜７００オングストロームの深さを有するが、他のｐ＋シリコン領域サイズも使用され得る。（形成されるべきダイオードが上向きｐｎダイオードまたはｐｉｎダイオードならば、シリコン柱４２０の上側部分はｎ形にドープされるということに留意するべきである）。各シリコン柱４２０は、それによって、下向きｐｉｎダイオード４２８を含む。]
[0073] 図４Ｆを参照すると、ｐｉｎダイオード４２８の完成後、シリサイド形成金属層４３０が基板４００の上に堆積させられている。代表的なシリサイド形成金属は、スパッタまたは他の方法で堆積させられるチタンまたはコバルトが含まれる。ある実施形態では、シリサイド形成金属層４３０は、約１０〜約２００オングストローム、好ましくは約２０〜約５０オングストローム、より好ましくは約２０オングストロームの厚さを有する。他のシリサイド形成金属層材料および／または厚さが使用され得る。以下でさらに記述するように、構造のアニーリングは、シリサイド形成金属層４３０からの金属とｐ＋シリコン領域４２６からのシリコンとを反応させて、各ｐ＋シリコン領域４２６に隣接するシリサイド領域４３２を形成させる。] 図４Ｆ
[0074] シリサイド形成金属層４３０の形成後、導体４３６の第２のセットが、導体４０８の下側セットの形成と同様の仕方でダイオード４２８上に形成され得る。ある実施形態では、導体４３６の上側の第２のセットを形成するために使用される伝導層４４０の堆積の前にシリサイド形成金属層４３０の上に１つ以上の障壁層および／または接着層４３８が置かれ得る。]
[0075] 伝導層４４０は、任意の適切な方法（例えば、化学蒸着、物理蒸着など）で堆積させられたタングステン、他の適切な金属、強くドープされた半導体材料、伝導性シリサイド、伝導性シリサイド−ゲルマニド、伝導性ゲルマニドなどの任意の適切な伝導性材料から形成され得る。他の伝導層材料が使用され得る。障壁層および／または接着層４３８は、窒化チタンまたは他の適切な層、例えば窒化タンタル、窒化タングステン、１つ以上の層の組み合わせ、あるいは他の任意の適切な材料を含むことができる。堆積した伝導層４４０、障壁および／または接着層４３８、および／またはシリサイド形成金属層４３０は、第２のセットの導体４３６を形成するためにパターニングおよびエッチングされ得る。少なくとも１つの実施形態では、上側導体４３６は、下側導体４０８とは異なる方向に延びる実質的に平行で実質的に同一平面の導体である。]
[0076] 本発明の他の実施形態では、上側導体４３６は、導体４３６のための開口部または空隙を作るために誘電体層を形成し、パターニングしエッチングするダマシンプロセスを用いて形成され得る。それらの開口部または空隙は、接着層４３８および伝導層４４０（および／または、必要ならば、伝導性シード、伝導性充填材および／または障壁層）で充填され得る。その後、接着層４３８および伝導層４４０は、平坦面を形成するために平坦化され得る。]
[0077] 本発明の少なくとも１つの実施形態では、例えば、その全体が本願明細書において参照により援用されている、２００６年５月１３日に出願された「CONDUCTIVEHARD MASKTO PROTECT PATTERNED FEATURESDURING TRENCHETCH 」という米国特許出願第１１／４４４，９３６号（特許文献１０）に記載されているように、ダイオード４２８の上にハードマスクが形成され得る。例えば、真性シリコン層４１８およびｎ＋シリコン層４１６のパターニングおよびエッチングの前に、（例えば、イオン注入または他のドーピング方法を用いて）真性層４１８をドープすることによってｐ＋シリコン層が形成され得る。シリサイド形成金属層４３０をｐ＋シリコン層の上に形成することができ、それに障壁層および／または伝導層が続く。これらの障壁層および伝導層は、（特許文献１０に記載されているように、）ダイオード４２８のパターニングおよびエッチング中にハードマスクとして役立つことができて、頂部導体４３６の形成中に発生し得るあらゆる過剰エッチングを軽減することができる。]
[0078] 上側導体４３６の形成後、ダイオード４２８の堆積した半導体材料を結晶化させるために（かつ／またはシリサイド領域４３２を形成するために）構造はアニーリングされ得る。少なくとも１つの実施形態では、アニーリングは約１０秒〜約２分間にわたって窒素中で約６００〜８００℃、より好ましくは約６５０および７５０℃の間の温度で、実行され得る。他のアニーリング時間、温度および／または環境が使用され得る。シリサイド領域４３２は、ダイオード４２８を形成する下にある堆積した半導体材料のためにアニーリング中に「結晶化テンプレート」または「シード」として役立つことができる（例えば、非晶質半導体材料を多結晶半導体材料に変化させかつ／またはダイオード４２８の全体としての結晶特性を改善する）。これにより、より低い抵抗率のダイオード材料が提供される。]
[0079] 代わりの代表的なメモリセル
本発明の他の実施形態では、底部導体４０８は、以下で図５Ａ〜Ｃを参照して説明するように、ダマシンプロセスを用いて形成され得る。図５Ａを参照すると、導体４０８のための開口部または空隙を作るために誘電体層４１０が形成され、パターニングされエッチングされる。それらの開口部または空隙は、その後、接着層４０４および伝導層４０６（および／または、必要ならば、伝導性シード、伝導性充填材および／または障壁層）で充填され得る。その後、接着層４０４および伝導層４０６は、（図に示されているように）平坦面を形成するために平坦化され得る。そのような実施形態では、接着層４０４は、各開口部または空隙の底および側壁を覆う。] 図５Ａ 図５Ｂ 図５Ｃ
[0080] 平坦化後、ＣＮＴシーディング層４０７が底部導体４０８の上に形成される。少なくとも１つの実施形態では、各底部導体４０８の上に金属触媒ＣＮＴシーディング層４０７を形成するために選択的堆積プロセスが使用され得る。代表的な金属触媒シーディング層は、無電解メッキ、電気メッキなどによって選択的に堆積させられ得るニッケル、コバルト、鉄などを含む。あるいは、各導体４０８の上に（付加的な、ニッケル、コバルト、鉄などの金属触媒層を伴うかあるいは伴わない）ＣＮＴシーディング層領域４０７を形成するために、窒化チタン、窒化タンタルまたは類似のＣＮＴシーディング層が底部導体４０８の上に堆積させられ、粗面化され、パターニングされエッチングされ得る。粗面化されていないかあるいは滑らかな窒化チタン、窒化タンタルまたは類似の層の上に無電解メッキ、電気メッキなどによってニッケル、コバルト、鉄、または類似の金属触媒層も形成され得る。]
[0081] 図５Ｂを参照すると、ＣＮＴシーディング層領域４０７の形成後、ＣＮＴ材料４０９が各ＣＮＴシーディング層領域の上に選択的に形成される。各導体４０８の上にＣＮＴ材料４０９を形成するために任意の適切な方法が使用され得る。例えば、ＣＶＤ、プラズマエンハンストＣＶＤ、レーザ蒸発、電気アーク放電などが使用され得る。] 図５Ｂ
[0082] 垂直に整列したＣＮＴは、横方向の伝導がほとんどあるいは全くない垂直方向の電流の流れを可能にする。隣接するメモリセル間の横方向伝導経路あるいは橋絡伝導経路の形成を減らすかあるいは阻止するために、ある実施形態では、ＣＮＴ材料４０９の個々のチューブは実質的に垂直に整列するように製造され得る（例えば、これにより、メモリセルの状態が隣接するメモリセルの状態および／またはプログラミングによって影響されるかあるいは「乱される」のを減らしかつ／または妨げる）。個別のチューブ絶縁は、ＣＮＴ材料４０９の厚さ全体に及んでも及ばなくてもよいということに留意するべきである。例えば、初期成長段階の間、個々のチューブのうちの幾つかあるいは大部分は垂直に整列させられ得る（例えば、接触しない）。しかし、個々のチューブの長さが垂直方向に大きくなるに連れて、チューブの部分同士が互いに接触し、もつれあるいは絡まりあったりすることさえある。]
[0083] ＣＮＴ材料４０９が各底部導体４０８の上に形成された後、隣接するＣＮＴ材料領域を互いから絶縁させるようにＣＮＴ材料４０９の領域の上および周囲に誘電体材料４１１が堆積させられる。ある実施形態では、誘電体材料４１１は、化学蒸着（ＣＶＤ）、高密度プラズマ（ＨＤＰ）蒸着、アークプラズマアシステッド蒸着、スピンコーティング堆積法などを用いて堆積させられ得る。その後、誘電体材料４１１を平坦化すると共にＣＮＴ材料領域の頂部から誘電体材料を除去するためにＣＭＰまたは誘電体エッチバックステップが実行される。例えば、約２００〜７，０００オングストロームの、ある実施形態では１ミクロン以上の、二酸化ケイ素が堆積させられて、化学的機械的研磨またはエッチバックプロセスを用いて平坦化され得る。窒化ケイ素、オキシ窒化ケイ素、低Ｋ誘電体などの他の誘電体材料および／または他の誘電体層の厚さが使用され得る。代表的な低Ｋ誘電体は、炭素ドープされた酸化物、シリコンカーボン層などを含む。
誘電体層が平坦化されてＣＮＴ材料領域の上面が露出させられると、図４Ｅ〜Ｆを参照して前述したように、メモリレベルの形成が進行して、図５Ｃに示されているメモリレベルが生じる。] 図４Ｅ 図４Ｆ 図５Ａ 図５Ｂ 図５Ｃ
[0084] 前述したように、堆積あるいは成長したＣＮＴ材料は、通例、多数の山および谷などの目だった厚さ変動を伴う粗い表面地形を有する。それらの厚さ変動のために、下にある基板を過剰にエッチングすることなしにＣＮＴ材料をエッチングすることは困難であり、集積回路におけるそれらの使用に関連する製造コストおよび複雑さが増大する。前述した実施形態のうちの１つ以上において、ＣＮＴ材料をエッチングする必要をなくすかあるいは最小にするためにＣＮＴシーディング層上でのＣＮＴ材料の選択的形成が使用され得る。本発明の他の１つ以上の実施形態に従って、ＣＮＴ材料層の厚さ変動の多くを滑らかにして、ＣＮＴ材料層がより容易にエッチングされ得るようにするとともに製造コストおよび複雑さを減少させるために、誘電体充填および平坦化プロセスが使用され得る。]
[0085] 前述した説明は、本発明の代表的な実施形態だけを開示している。本発明の範囲内にある、前に開示された装置および方法の改変形は、当業者にとっては容易に明らかになる。
従って、本発明は、その代表的な実施形態に関して開示されたけれども、他の実施形態が、添付の特許請求の範囲により定義される発明の趣旨および範囲の中にあるかもしれないということを理解するべきである。]

权利要求:

請求項1
メモリセルを製造する方法であって、基板上に第１の導体を製造するステップと、前記第１の導体上にカーボンナノチューブ（ＣＮＴ）材料を選択的に製造するステップと、前記ＣＮＴ材料上にダイオードを製造するステップと、前記ダイオード上に第２の導体を製造するステップと、を含む方法。
請求項2
請求項１記載の方法において、前記ＣＮＴ材料を製造するステップは、前記第１の導体上にＣＮＴシーディング層を製造するステップと、前記ＣＮＴシーディング層上にＣＮＴ材料を選択的に製造するステップと、を含む方法。
請求項3
請求項２記載の方法において、前記ＣＮＴシーディング層を製造するステップは、前記第１の導体上に窒化チタンを堆積させるステップと、前記堆積させられた窒化チタンの表面を粗くするステップと、を含む方法。
請求項4
請求項３記載の方法において、前記粗くされた窒化チタン表面上に金属層を選択的に堆積させるステップをさらに含む方法。
請求項5
請求項４記載の方法において、前記金属層は、ニッケル、コバルトまたは鉄を含む方法。
請求項6
請求項２記載の方法において、前記ＣＮＴシーディング層を製造するステップは、前記第１の導体上に窒化チタンを堆積させるステップと、前記窒化チタン上に金属触媒層を選択的に堆積させるステップと、を含む方法。
請求項7
請求項６記載の方法において、前記金属触媒層は、ニッケル、コバルトまたは鉄を含む方法。
請求項8
請求項２記載の方法において、前記ＣＮＴシーディング層をパターニングしエッチングするステップをさらに含む方法。
請求項9
請求項８記載の方法において、前記ＣＮＴシーディング層をパターニングしエッチングするステップは、前記第１の導体をパターニングしエッチングするステップを含む方法。
請求項10
請求項１記載の方法において、前記ＣＮＴ材料を製造するステップは、前記第１の導体上に金属層を選択的に堆積させるステップと、前記堆積させられた金属層上にＣＮＴ材料を選択的に製造するステップと、を含む方法。
請求項11
請求項１０記載の方法において、前記金属層は、ニッケル、コバルトまたは鉄を含む方法。
請求項12
請求項１記載の方法において、前記ダイオードを製造するステップは、垂直多結晶ダイオードを製造するステップを含む方法。
請求項13
請求項１２記載の方法において、前記垂直多結晶ダイオードの多結晶材料と接触するシリサイド、シリサイド−ゲルマニドまたはゲルマニドの領域を前記多結晶材料が低抵抗率状態にあるように製造するステップをさらに含む方法。
請求項14
請求項１２記載の方法において、前記ダイオードは、ｐｎまたはｐｉｎダイオードである方法。
請求項15
請求項１記載の方法において、前記ＣＮＴ材料の切替特性を調整するように前記ＣＮＴ材料中に欠陥を生じさせるステップをさらに含む方法。
請求項16
請求項１記載の方法において、前記ＣＮＴ材料を製造するステップは、前記ＣＮＴ材料における横方向伝導を減らすように実質的に垂直に整列させられたＣＮＴを含むＣＮＴ材料を製造するステップを含む方法。
請求項17
請求項１記載の方法を用いて形成されたメモリセル。
請求項18
請求項１１記載の方法を用いて形成されたメモリセル。
請求項19
メモリセルを製造する方法であって、基板上に第１の導体を製造するステップと、前記第１の導体上にカーボンナノチューブ（ＣＮＴ）材料を選択的に製造することによって前記第１の導体上に可逆抵抗切替素子を製造するステップと、前記可逆抵抗切替素子上に垂直多結晶ダイオードを製造するステップと、前記垂直多結晶ダイオード上に第２の導体を製造するステップと、を含む方法。
請求項20
請求項１９記載の方法において、前記可逆抵抗切替素子を製造するステップは、ＣＮＴシーディング層を製造するステップと、前記ＣＮＴシーディング層上にＣＮＴ材料を選択的に製造するステップと、を含む方法。
請求項21
請求項２０記載の方法において、前記ＣＮＴシーディング層を製造するステップは、前記第１の導体上に窒化チタンを堆積させるステップと、前記堆積させられた窒化チタンの表面を粗くするステップと、を含む方法。
請求項22
請求項２１記載の方法において、前記粗くされた窒化チタン表面上に金属層を選択的に堆積させるステップをさらに含む方法。
請求項23
請求項２０記載の方法において、前記第１の導体をパターニングしエッチングしている間に前記ＣＮＴシーディング層をパターニングしエッチングするステップをさらに含む方法。
請求項24
請求項１９記載の方法において、前記可逆抵抗切替素子を製造するステップは、前記第１の導体上に金属層を選択的に堆積させるステップと、前記堆積させられた金属層上にＣＮＴ材料を選択的に製造するステップと、を含む方法。
請求項25
請求項１９記載の方法において、前記垂直多結晶ダイオードの多結晶材料と接触するシリサイド、シリサイド−ゲルマニドまたはゲルマニドの領域を製造し、前記多結晶材料が低抵抗率状態になるようにするステップをさらに含む方法。
請求項26
請求項１９記載の方法を用いて形成されたメモリセル。
請求項27
メモリセルであって、第１の導体と、前記第１の導体上に選択的に製造されたカーボンナノチューブ（ＣＮＴ）材料を含む可逆抵抗切替素子と、前記可逆抵抗切替素子上に形成されたダイオードと、前記ダイオード上に形成された第２の導体と、を備えるメモリセル。
請求項28
請求項２７記載のメモリセルにおいて、前記ＣＮＴ材料は、前記ＣＮＴ材料における横方向伝導を減らすように実質的に垂直に整列させられたＣＮＴを含むメモリセル。
請求項29
請求項２７記載のメモリセルにおいて、前記ＣＮＴ材料は、前記ＣＮＴ材料の切替特性を調整する欠陥を含むメモリセル。
請求項30
請求項２７記載のメモリセルにおいて、前記ダイオードは、垂直多結晶ダイオードを含むメモリセル。
請求項31
請求項３０記載のメモリセルにおいて、前記垂直多結晶ダイオードの多結晶材料と接触するシリサイド、シリサイド−ゲルマニドまたはゲルマニドの領域をさらに備え、前記多結晶材料が低抵抗率状態になるようにしたメモリセル。
請求項32
請求項２７記載のメモリセルにおいて、前記第１の導体上に形成されて、その上に前記ＣＮＴ材料が選択的に製造されるＣＮＴシーディング層をさらに備えるメモリセル。
請求項33
請求項３２記載のメモリセルにおいて、前記ＣＮＴシーディング層は、伝導層を含むメモリセル。
請求項34
請求項３３記載のメモリセルにおいて、前記伝導層は、窒化チタンを含むメモリセル。
請求項35
請求項３４記載のメモリセルにおいて、前記窒化チタンは、粗面化されるメモリセル。
請求項36
請求項３３記載のメモリセルにおいて、前記伝導層は、ニッケル、コバルトまたは鉄を含むメモリセル。
請求項37
複数の不揮発性メモリセルであって、第１の方向に延びる第１の複数の実質的に平行で実質的に同一平面の導体と、複数のダイオードと、複数の可逆抵抗切替素子と、前記第１の方向とは異なる第２の方向に延びる第２の複数の実質的に平行で実質的に同一平面の導体と、を備え、各メモリセルにおいて、前記ダイオードのうちの１つは、前記可逆抵抗切替素子のうちの１つの上に形成され、前記第１の導体のうちの１つと前記第２の導体のうちの１つとの間に配置され、各可逆抵抗切替素子は、前記第１の導体のうちの１つの上に形成された選択的に製造されたカーボンナノチューブ（ＣＮＴ）材料を含む複数のメモリセル。
請求項38
請求項３７記載の複数のメモリセルにおいて、前記ＣＮＴ材料は、前記ＣＮＴ材料における横方向伝導を減らすように実質的に垂直に整列させられたＣＮＴを含む複数のメモリセル。
請求項39
請求項３７記載の複数のメモリセルにおいて、前記メモリセルのうちの２つ以上の間に延在し前記２つ以上のメモリセルの前記可逆抵抗切替素子を形成するＣＮＴ材料層をさらに備える複数のメモリセル。
請求項40
請求項３７記載の複数のメモリセルにおいて、各ダイオードは、垂直多結晶ダイオードである複数のメモリセル。
請求項41
請求項４０記載の複数のメモリセルにおいて、各垂直多結晶ダイオードの多結晶材料と接触するシリサイド、シリサイド−ゲルマニドまたはゲルマニドの領域をさらに備え、前記多結晶材料が低抵抗率状態になるようにした複数のメモリセル。
請求項42
請求項３７記載の複数のメモリセルにおいて、前記メモリセルのうちの２つ以上の間に延在し、ＣＮＴ材料がその上に選択的に形成されるＣＮＴシーディング層をさらに備える複数のメモリセル。
請求項43
請求項４２記載の複数のメモリセルにおいて、前記ＣＮＴシーディング層は、伝導層を含む複数のメモリセル。
請求項44
請求項４３記載の複数のメモリセルにおいて、前記伝導層は、窒化チタンを含む複数のメモリセル。
請求項45
請求項４４記載の複数のメモリセルにおいて、前記窒化チタンは、粗面化される複数のメモリセル。
請求項46
モノリシックな３次元メモリアレイであって、基板上に形成された第１のメモリレベルであって、複数のメモリセルであって、前記第１のメモリレベルの各メモリセルは、第１の導体と、前記第１の導体上に選択的に製造されたカーボンナノチューブ（ＣＮＴ）材料を含む可逆抵抗切替素子と、前記可逆抵抗切替素子上に形成されたダイオードと、前記ダイオード上に形成された第２の導体と、を含む複数のメモリセルを備える第１のメモリレベルと、前記第１のメモリレベル上にモノリシック的に形成された少なくとも第２のメモリレベルと、を備えるモノリシックな３次元メモリアレイ。
請求項47
請求項４６記載のモノリシックな３次元メモリアレイにおいて、各可逆抵抗切替素子の前記ＣＮＴ材料は、前記ＣＮＴ材料における横方向伝導を減らすように実質的に垂直に整列させられたＣＮＴを含むモノリシックな３次元メモリアレイ。
請求項48
請求項４６記載のモノリシックな３次元メモリアレイにおいて、前記メモリセルのうちの２つ以上の間に延在し前記２つ以上のメモリセルの前記可逆抵抗切替素子を形成するＣＮＴ材料層をさらに備えるモノリシックな３次元メモリアレイ。
請求項49
請求項４６記載のモノリシックな３次元メモリアレイにおいて、各ダイオードは、垂直多結晶ダイオードを含むモノリシックな３次元メモリアレイ。
請求項50
請求項４９記載のモノリシックな３次元メモリアレイにおいて、各垂直多結晶ダイオードは、垂直ポリシリコンダイオードを含むモノリシックな３次元メモリアレイ。
請求項51
請求項４６記載のモノリシックな３次元メモリアレイにおいて、前記第１のメモリレベルは、前記メモリセルのうちの２つ以上の間に延在し、ＣＮＴ材料がその上に選択的に形成されるＣＮＴシーディング層をさらに含むモノリシックな３次元メモリアレイ。